개요
잡음은 장치가 가지는 모든 특성 중 유독 이해하고 설계하기 까다로운 문제다. 이 때문에 잡음을 해결하기 위한 설계는 종종 풍문으로 듣는 규칙과 시행착오를 바탕으로 개발이 이루어지는 경우가 많다. 이 글에서는 고속 DAC에서 위상 잡음을 야기하는 원인들을 우회하여 설계하는 방법을 정량적인 측면에서 살펴볼 것이다. 궁극적인 목표는 위상 잡음 요건을 단 한번에 만족시킬 수 있는 방법론을 찾는 것이다.
 
백지 상태에서의 DAC는 하나의 블록박스(block box)로 취급할 수 있다. 잡음은 실제 부품으로 인해 내부에서 발생할 수도 있고, 외부 요인으로 인해 발생할 수도 있다. 외부로부터의 잡음은 전원, 클로킹, 디지털 인터페이스 등 여느 DAC와의 연결을 통해서라도 유입될 수 있다. 그림 1은 이러한 가능성들을 나타낸 것이다. 이러한 잠재적인 잡음 요인들 각각의 중요성을 이해할 수 있도록 개별적으로 살펴볼 것이다.
   
첫 번째로 다룰 것은 디지털 인터페이스로, 모든 잡음 요인 중 해결하기 가장 쉽다. 디지털 I/O는 신호 샘플을 받아서 아날로그 영역으로 출력한다. 일반적으로 알려져 있는 것처럼 디지털 회로와 수신되는 파형에는 잡음이 포함되어 있으며, 이는 아이 다이어그램(eye diagram)으로 확인할 수 있다. 이런 관점에서 보았을 때, 이 모든 잡음과 활동들이 DAC의 여러 영역에 침투하여 위상 잡음이 될 수 있는지에 대한 의문이 생긴다. 물론 디지털 인터페이스는 어디서나 잡음을 발생시킬 수 있지만, 여기에서는 위상 잡음만 다룰 것이다.
 
I/O가 문제인지를 확인해 보기 위해 고속 DAC 부품인 AD9162 제품군에서 디지털 인터페이스가 있을 때와 없을 때의 위상 잡음을 비교해 보았다. 인터페이스가 없을 때 장치의 NCO 모드는 내부적으로 파형을 생성하고, 효과적으로 DAC를 DDS 발생기로 바꾸었다. 아래 그림 2는 실험 결과를 보여준다.
   
인터페이스가 켜지는 지점에서 위상 잡음이 치솟았고, 세부 사항에 따라 이리저리 움직였다. 여기서 흥미로운 부분은 위상 잡음과 모든 곡선들이 서로 겹쳐진다는 점이다. 그 결과 시스템 요건에 따라 주의를 기울여야 할 수도 있는 스퍼가 있음에도, 이 제품군에서 인터페이스는 큰 문제가 되지 않는다. 인터페이스가 크게 중요하지 않다면, 다음으로 확인해야 할 것은 클로킹이다.
 
클로킹
클로킹은 DAC, 특히 DAC 클록에서 생성되는 위상 잡음을 살펴볼 때 최우선으로 고려하는 요인이다. DAC 클록은 다음 샘플을 전송하는 시간을 알려주며, 이에 따라 위상(또는 타이밍)에서의 잡음은 그림 3에서 보는 것처럼 출력의 위상 잡음에 직접적인 영향을 미친다. 이 과정은 연속적인 이산 값 하나하나와 클록에 의해 정의되는 타이밍을 가지는 사각 펄스를 곱하는 것으로 생각할 수 있다. 주파수 영역에서 곱셈은 컨볼루션(convolution) 연산으로 이해될 수 있다. 그 결과 원래 목표했던 스펙트럼은 그림 4에서 보듯이 클록의 위상 잡음으로 인해 왜곡된다. 그러나 정확한 관계는 즉시 눈으로 확인할 수 있을 정도는 아니다. 이는 다음과 같이 도출해 볼 수 있다.
     
클록과 출력의 상태를 시간에 따라 순간 포착한다면, 파형은 그림 5와 같이 나타날 수 있다. 여기서 목적은 그림 6에서 빨간색 화살표로 표시된 클록과 출력의 잡음 진폭비를 구하는 것이다. 이를 포함한 직각삼각형을 그렸을 때 각 선의 길이는 알 수 없지만, 두 삼각형 모두 밑변을 공통으로 가진다.
     
기울기를 각 파형의 미분계수라고 하면, 다음과 같은 등식이 성립된다.  
DAC 잡음에 대해 식을 정리해보면 다음과 같다. 우리가 주로 살펴보는 것은 DAC의 출력과 클록의 사인파 또는 그와 비슷한 파형이기 때문에 결과는 아래와 같이 간소화될 수 있다. 이러한 가정이 성립하지 않는다면 위의 식을 계속 사용해야 한다.
  위의 식을 다시 정리하면 다음과 같다. 잡음간의 관계는 개별 파형의 진폭에 비례함에 따라 반송파에도 비례한다고 볼 수 있다. 또한, 로그 단위를 사용하면 다음과 같은 식을 도출할 수 있다.
    
반송파에 비례하는 잡음은 신호 주파수 대 클록 주파수의 비에 따라 증가하거나 감소한다. 신호 주파수가 반으로 감소할 때마다 잡음은 6dB만큼 증가한다. 이는 그래프에서 아래쪽에 위치한 삼각형의 높이가 줄어들면서 밑변과 빗변이 이루는 각이 작아지는 것을 통해 확인할 수 있다. 또한, 클록의 진폭과 같은 정도로 잡음이 증가하게 되면 위상 잡음은 증가하지 않는다.
 
이를 증명하기 위해 DAC로 들어가는 클록 주파수를 변조하여 위상 잡음을 실험해 볼 수 있다. 그림 7은 5GHz DAC 클록이 100kHz에서 위상 변조된 모습을 보여준다. 파란색과 회색 그래프는 500MHz와 1GHz 출력의 스펙트럼을 나타낸 것이다. 신호음도 동일한 관계를 보인다. 5GHz 클록이 500MHz DAC로 출력될 때 잡음은 20dB이 줄어들며, 500MHz 클록이 1GHz으로 출력될 때는 6dB이 늘어난다.
   
통제된 환경에서의 실험도 좋지만, 이 결과가 실제 잡음에도 적용되는지 궁금할 수 있다. 클록 발생기를 ADF4355 광대역 합성기로 교체하면, 그림 8과 같이 ½와 ¼ 클록 주파수에서 새로운 클록원의 위상 잡음과 이에 대응되는 DAC의 출력을 함께 확인할 수 있다. 잡음은 6dB씩 감소하는 양상을 보인다. 이 때, PLL(phase-locked loop)이 최상의 위상 잡음 성능을 내도록 최적화되지 않았다는 점을 감안해야 한다. 이 분야를 잘 이해하고 있는 독자라면 오프셋이 작을 때 기대치를 조금 벗어난다는 사실을 알아챌 수 있지만, 이는 서로 상이한 기준 클록원을 사용하기 때문에 충분히 예상할 수 있는 결과다.
   
다음으로 살펴볼 것은 입력 전원과 잡음 사이의 종속성 부족이다. 문제가 되는 것은 잡음 전원과 반송파 사이의 차이뿐이다. 이는 클록을 직접적으로 증폭시켰을 때 생기는 이점이 전혀 없다는 뜻이다. 그림 9는 바로 이런 경우를 보여준다. 유일한 변화는 잡음 플로어가 약간 증가한 것뿐이며, 이는 신호 발생기로 인한 것이다. 이러한 이유는 상식을 동원하여 추론 가능한데, 바로 특정 지점에 다다르면 클로킹이 지나치게 약해져 클록 수신기 잡음 같은 다른 요인의 영향력이 지나치게 커진다는 것이다.
   
마지막으로 새로운 샘플링 기법인 2× NRZ을 잠깐 짚고 넘어가야 한다. AD9164 DAC 제품군에는 새로운 샘플링 모드가 도입되어 클록의 상승 및 하강 에지 양쪽에서 모두 데이터를 새롭게 샘플링할 수 있다. 그러나 이러한 변화에도 위상 잡음 특징은 변하지 않는다. 그림 10은 기존의 NRZ 모드를 새로운 샘플링 모드와 비교해 보여준다. 그래프를 보면 잡음 플로어가 어느 정도 증가했지만, 위상 잡음은 전체적으로 동일한 양상을 보인다. 이러한 결론은 대부분의 발진기에서 그렇듯 잡음 특징이 상승 및 하강 에지 양쪽 모두에서 동일하다는 가정을 바탕으로 한다.
   
전원 공급
다음으로 살펴볼 잡음 유입 가능 지점은 전원이다. 다이(die) 위의 모든 회로는 어떤 식으로든 전원을 공급 받아야 하며, 그 결과 잡음은 다양한 경로를 통해 출력으로 전달된다. 정확한 방법은 회로에 따라 다르지만, 몇 가지 가능성을 아래에 소개한다. DAC 출력은 보통 전류원과 MOS 스위치로 구성되어 있어서 전류를 양의 핀이나 음의 핀으로 직접 전달한다(그림 11). 보이는 것처럼 전류원은 외부 전원을 통해 전력을 공급받고, 잡음은 전류의 변동을 반영한다. 잡음은 스위치를 통과해 출력으로 갈 수 있지만, 이는 기저대역과의 직접적인 결합을 설명할 수 있을 뿐이다. 위상 잡음에 영향을 미치려면, 이러한 잡음이 반송파 주파수로 섞여야 한다. 이 과정이 이루어지려면 평형형 혼합기의 역할을 하는 전계 효과 트랜지스터(MOSFET)를 스위칭해야 한다. 잡음의 또 다른 경로는 풀업 인덕터를 통과하는 것이다. 풀업 인덕터는 레일로부터 유입된 직류 바이어스를 발생시키며, 여기에서 발생된 잡음은 트랜지스터로 흘러간다. 이러한 변동은 전압과 전류원의 부하를 소모시키는 등 작동 조건을 변화시켜 전류의 흐름에 변화를 일으키며, 이러한 전류의 흐름은 다시 한 번 섞여서 RF 신호가 된다. 일반적으로 모든 회로는 스위칭을 통해 전원 공급 잡음을 혼합하여 신호로 만들어 낼 수 있다고 할 때, 이를 위상 잡음으로 나타나게 하는 매개체의 역할을 하게 된다.
   
여러 회로와 혼합 현상이 혼재한 가운데서 이러한 특성을 빠르게 간파하는 것은 상당히 까다로운 문제다. 대신 다른 아날로그 블록의 특성으로부터 알아낼 수 있는 것이 있다. 레귤레이터, 연산 증폭기 및 기타 집적 회로(IC)에 명시되어 있는 전원 공급 제거비(power supply rejection ratio, PSRR)가 바로 그것이다. 전원 공급 제거비는 부하의 감도와 공급 전원의 차이를 비율로 나타낸 것으로, 여기에서는 위상 잡음 분석에 사용할 수 있다. 그러나 제거비 대신 전원 공급 변조비(power supply modulation ratio, PSMR)를 사용할 수도 있다. 기존의 PSRR 방식은 기저대역 어플리케이션의 DAC에서 여전히 유용하게 사용될 수 있으나 여기에선 다루지 않을 것이다. 다음 단계는 데이터 수집이다.
 
PSMR을 측정하려면 전원 공급 레일을 변조해야 한다. 이를 살펴보기 위한 대표적인 설정이 그림 12다. 전원 공급 변조는 레귤레이터와 부하 사이에 삽입된 결합 회로를 통해 이루어지며, 신호 발생기에 의해 생성되는 사인파 신호와 겹쳐진다. 결합 회로의 출력은 실제 전원 공급 변조를 확인하기 위해 오실로스코프(oscilloscope)로 모니터링된다. 그 결과 생성된 DAC 출력은 스펙트럼 분석기로 들어간다. PSMR은 오실로스코프에서 확인된 공급 전원의 AC 부품과 반송파 주변의 변조된 측파대 전압의 비로 계산된다.
   
결합 방식에는 여러 가지가 있을 수 있다. 아나로그디바이스의 어플리케이션 엔지니어인 롭 리더(Rob Reeder)는 MS-2210 어플리케이션 노트에 LC 회로를 사용하며 ADC의 PSMR을 측정하는 방법을 설명했다. 다른 방법에는 전원 연산 증폭기, 변압기, 또는 전용 변조 전원 공급 장치 등이 사용될 수 있다. 여기서 사용된 방법은 변압기다. 신호 발생기의 임피던스를 낮추려면 높은 권선비(turns ratio)를 권장한다. 그림 14는 일반적인 측정값을 보여준다.
 
1:100의 권선비를 가지는 전류 감지 변압기와 함수 발생기를 사용하면, 1.2V의 클록 공급이 500kHz에서 변조되어 38mV의 피크간 전압을 발생시킨다. DAC의 클록은 5GSPS이다. 그 결과 출력은 –35dBm일 때 전체 크기 1GHz인 반송파에서 측파대(sideband)를 발생시킨다. 전력을 전압으로 변환한 뒤 변조된 공급 전압의 비로 바꾸면 PSMR는 –11dB이 된다.
     
하나의 데이터 지점에서 여러 주파수에 대해 스위프(sweep, 일정 시간 동안 연속으로 주파수를 변환시키는 행위)를 할 수 있다. 그러나 AD9164 DAC에는 총 여덟 개의 공급 장치가 포함되어 있다. 이들 모두의 값을 측정하는 것도 한 가지 방법이지만, 여기에서는 가장 민감한 AVDD12, AVDD25, VDDC12, VNEG12에만 주목하자. SERDES 같은 공급 장치는 이 분석과는 관계가 없기 때문에 포함시키지 않았다. 여러 주파수와 공급 값에 걸쳐 스위프해 얻은 결과는 그림 15에서 확인할 수 있다.  
클록 공급 장치는 가장 민감한 레일이다. -1.2V와 -2.5V의 아날로그 전원 공급 장치가 그 다음으로 민감하며, 1.2V 아날로그 공급 장치는 상대적으로 덜 민감하다. 1.2V 아날로그 공급 장치는 스위칭 레귤레이터로 공급될 수 있는 반면, 클록 공급 장치는 완전히 반대의 스펙트럼상에 있기 때문에, 최적의 성능을 얻기 위해서는 초저잡음의 LDO에 의해 공급되어야 한다.
 
PSMR은 특정 주파수 범위 내에서만 측정할 수 있다. 낮은 쪽 끝단에서 PSMR은 자력 결합을 약화시킴으로써 제한된다. 선택된 변압기는 10~19kHz의 낮은 주파수 범위를 가진다. 높은 쪽 끝단에서 커패시터의 결합을 제거하면 부하 임피던스가 낮아져 공급 레일의 구동이 어려워진다. 일부 커패시터는 기능을 저하시키지 않는 선에서 테스트를 위해 제거할 수 있다.
 
PSMR을 사용하기 전에 주의해야 할 몇 가지 사항이 있다. 첫째, PSMR은 PSRR과 달리 파형의 전력이나, DAC의 경우 디지털 백오프에 좌우된다는 것이다. 파형이 낮을수록 측파대도 낮아져 1:1의 비율에 가까워진다. 그러나 측파대가 반송파에 대해 일정한 값을 가지기 때문에 백오프로 인해 설계자가 얻을 수 있는 이점은 없다. 두 번째 측면은 반송파 주파수에서의 종속성이다. 반송파의 스위프는 보다 높은 대역에서 다양한 비율로 선형적인 감소 양상을 보인다. 재미있는 것은 레일의 감도가 높아질수록 기울기가 더 가팔라진다는 것이다. 예를 들어, 클록 공급 장치는 –6.4dB/옥타브의 기울기를 가지는 반면, 음의 아날로그 공급 장치는 –4.5dB/옥타브의 기울기를 가진다. 샘플링 속도 역시 PSMR에 영향을 미친다. 마지막으로 PSMR은 함께 생성되는 진폭 잡음과 구별할 수 없기 때문에 위상 잡음 원인에 대한 상한 기준만을 제공한다.
   
이러한 다양한 잡음 요건을 고려할 때, 몇 가지 전원 공급 방식을 살펴보는 것이 도움이 된다. LDO(Low Drop Out)는 검증된 전압 레귤레이터이며, 특히 최고의 잡음 성능을 구현하는 데 적합하다. 그러나 아무 LDO나 사용해서 이러한 결과를 얻을 수 있는 것은 아니다. 그림 17의 15002C 곡선은 초기 AD9162 DAC 평가 보드의 위상 잡음을 보여준다. DAC 출력은 3.6GHz으로 설정되어 있으며, DAC의 클록은 벤첼(Wenzel) 클록원으로부터 4GHz로 생성된다. 1~100kHz의 위상 잡음 안정기는 클록의 공급 전원 잡음인 ADP1740 LDO에 의해 좌우되는 듯했다. 이 LDO의 스펙트럼 잡음 밀도 그래프와 그림 16의 DAC PSMR 측정값을 사용하면 잡음원을 계산해서 그림 17에서처럼 그래프로 나타낼 수도 있다. 외삽법을 사용했기 때문에 그래프가 정밀하지는 않지만, 계산된 지점들은 측정된 잡음에 맞춰 적절히 배열되어 있어 잡음에 미치는 클록 공급의 효과를 분명히 나타낸다. 전원 솔루션을 다시 설계할 때 이 LDO는 보다 잡음이 낮은 ADP1761로 교체되었다. 잡음은 특정 오프셋에서 최대 10dB만큼 줄어들어 클록으로 인해 발생되는 잡음 크기와 비슷해졌다(15002D).
   
 
잡음은 레귤레이터에 따라 크게 달라질 뿐 아니라 출력 커패시터, 출력 전압, 부하에 영향을 받을 수도 있다. 이러한 요인들은 민감한 레일일 때 특히 신중히 고려해야 한다. 반면 전반적인 시스템 요건에 따라 LDO가 필요하지 않을 수도 있다.
 
레귤레이터를 스위칭하면 적절한 LC 필터링을 사용하여 전력을 공급할 수 있어 전력 솔루션을 단순화할 수 있다. LDO를 사용할 때처럼 레귤레이터의 NSD와 설계에서부터 시작해 보자. LDO와 달리 LC 필터를 사용하면 직렬 공진에 주목해야 한다. 과도 신호는 다루기 까다로울 뿐 아니라 공진 주파수 주변의 전압 이득도 발생할 수 있어, 위상 잡음과 함께 전력 레일의 잡음도 증가시킬 수 있다. 공진을 제어하기 위해서는 회로의 Q를 줄이면 된다. 다시 말해, 손실이 있는 부품을 회로에 추가하면 된다는 뜻이다. 다음은 AD9162 DAC를 사용하는 다른 설계의 예를 보여준다.
 
이 설계에서 클록 공급 역시 ADP1740 LDO에서 떨어져 전력이 공급되었지만, 그 뒤에 LC 필터가 따라온다. 회로도는 인덕터의 RL 모델과 주 필터 커패시터(C1+R1)의 RC 모델을 고려한 필터 구성을 보여준다. 필터 반응의 특징적인 공진은 그림 19에서 빨간색으로 나타냈다. 놀랄 것도 없이, 이 필터의 신호는 그림 20에서 파란색 그래프의 위상 잡음 반응으로 분명하게 나타난다. 잡음은 100kHz 주변에서 안정되며 필터링이 끝난 후 급격히 떨어진다. 다행히 LC 필터 피킹(peaking)은 눈에 띌 정도의 피크를 발생시킬 만큼 심각하지 않지만, 필터를 개선할 여지는 남아있다. 여기서 사용한 방법은 또 하나의 커다란 커패시터를 적절한 직렬 저항과 함께 추가해서 에너지를 제거하는 것이다. 22μF 커패시터와 100mΩ 저항을 사용한 직렬 회로에서 반응(파란색 그래프)이 크게 줄어든 것을 알 수 있다. 그 결과 이 주파수 오프셋 주변의 위상 잡음이 향상되며, 이는 그림 20의 노란색 그래프로 확인할 수 있다.
       
마지막으로 분석할 잡음원은 부품 자체의 위상 잡음이다. AD9164 DAC 제품군은 위상 잡음이 아주 낮다는 특징이 있지만 이를 정량화하기 어렵다. 그림 21에서 보는 것처럼 예상 가능한 잡음원을 모두 제거했을 때 남은 잡음이 DAC 자체의 잡음이 된다. 실험을 통해 구현된 위상 잡음 역시 측정값과 함께 그래프로 나타냈다. 클록 위상 잡음은 여전히 특정 부분에서 두드러지게 나타난다.
   
결론
앞서 설명한 모든 잡음원을 마주하게 되면 설계자들은 압도될 수도 있다. 제안된 솔루션을 그대로 따라하고자 하는 유혹에 빠질 수도 있으나, 이러한 접근 방식은 언제나 특정 설계 요건에 대한 차선책이 될 뿐이다. 위상 잡음 한도는 RF 신호 체인이나 정밀 오차 한도와 마찬가지로 설계 과정에서 사용될 수 있다. 클록원의 위상 잡음, 각 공급 레일에 대한 PSMR 결과, LDO 잡음 특징 및 DAC 설정을 사용하면 각 잡음원이 얼마만큼의 잡음을 발생시키는지를 계산해 최적화할 수 있다. 그림 22는 잡음 한도의 예를 나타낸 것이다. 모든 잡음원을 제대로 고려했을 때 위상 잡음은 분석과 관리가 가능하며, 초기 단계에서부터 신호 체인을 제대로 설계할 수 있다.